verilog中采用{}移位的理解

这里写一个简单的例子：

reg[2:0] led; always @(posedge clk or negedge reset) begin if(!reset) led <= 3'b001; else led <= {led[1:0],1'b0}; end 主要在代码：led <= {led[1:0],1'b0}

这里{led[1:0],1'b0}组成了一个新的3bit数据：

将led[1:0]和  1'b0 的组合赋给led，那么原来的001变成010