一：创建项目
1. 启动 Quartus12.1 开发环境，选择菜单 File->New Project Wizerd
2. 选择 Next。
3. 在弹出的对话框中输入工程名和工程存放的目录，我们这里取一个 led_test 的工程名。点击 Next。
4. 这里可以添加项目的设计文件，我们现在还没有，就先不添加，点击 Next。
5. 在接下来的对话框选择所用的 FPGA 器件型号，这里的 FPGA 器件型号需要跟我们的开发板一样。选择 EP4CE15F23C8
6. Simulation 这一项我们选择已经安装的 ModelSim-Altera, 格式选择 Verilog HDL
7. 直接点击“Finish”完成工程创建。
8. 这样 Led_test 的工程就生成了，新的工程在 Project Navigator 界面里显示如下：
二：编写工程代码
1. 新建 led_test 的 verilog 代码文件（点击菜单 File->New....）
2. 在弹出的窗口中选择 Verilog HDL File 项, 点击 OK。(这里 Altera 的设计文件种类有很多, 但对于用户来说学好其中最常用的一两种就已经足够了)
3. 这里会出现一个 Verilog1.v 文件的设计界面, 我们可以在这里输入 Verilog 语言的代码了。
4. 接下去我们来编写 led_test.v
5. 编写好代码后点击保存按钮, 另存为 led_test.v。
6. 在 Files 界面，我们可以看到 led_test.v 文件已经自动添加到项目中的 files 下。
三管脚约束和编译
1. 编译前先配置一下 IO 的电压和双功能管脚的功能，右键选中 Cyclone IV E FPGA 芯片， 选择 Device。
点击 Device and Pin Options 按钮。
设置 DCLK, Data[0]....等这些双功能的 Pin 为普通的 IO。
设置 I/O 的 Default 电压为 3.3-V LVTTL, 设置完成后点击 OK。
2. 点击 compile Design 按钮开始编译 led_test 工程。
3. 编译成功的话， 编译窗口的每一项前面会出现一个绿色的勾， 我们在 Flow Summary 窗 口可以观察 FPGA 资源使用的情况。
4. 我们再来为 led_test 添加管脚约束，让编译器知道工程中的每个端口信号对应 FPGA 的哪 个管脚。选择菜单 Assignment->Pin Planner
在 Location 这列输入每个信号对应 FPGA 管脚号， 这个管脚具体的对应关系大家需要参考开发板的用户手册或者原理图。输入管脚号后如下图：
5. 配置完后Pin Planner后推出并保存， 再点击compile Design按钮重新编译一下led_test 工程
编译完成后，Quartus 会在 output file 文件夹内生成一个 led_test.sof 文件，下面我们会使用这个 sof 文件来下载 FPGA。
四：FPGA 下载
经过前面的编译生成的 SOF 文件， 我们可以把 SOF 文件下载到 FPGA 芯片中， 看一下 LED实际运行的效果。在下载程序之前先要确认下载器已经连接，FPGA 开发板已经上电。
1. 点击 Program Device(Open Programmer) 打开 Programmer 软件进行 FPGA 的下载。打开后的 Programmer 的界面如下图所示：
2. 点击“Hardware Setup...”按钮
在 Hardware Setup 的界面里选择 Currently Select hardware 为 USB-Blaster[USB-0],再点击 Close
3. 再来添加我们刚才生成的 led_test.sof 文件，点击“Add File...”按钮添加。
4. 点击"Start"按钮开始 Program FPGA。
下载成功，Progress 栏会出现 100%(Successful)的字样。
